ロードマップでわかる！当世プロセッサー事情 第114回

忘れ去られたCPU黒歴史　幻の統合CPU Timna

0.18μmの縮小改良版Coppermineに
Intel 752相当のグラフィックス

Timnaおよび関係するPentium II～IIIのロードマップ

　TimnaのベースはKatmaiコアのPentium IIIだが、Katmaiは0.25μmプロセス。一方Timnaは0.18μmでの製造を予定していたから、まるっきりそのままというわけではなく、最低でもプロセスの縮小が必要だった。

　また同時期に、インテルのオレゴン設計チームが、Katmaiを0.18μmのCoppermineに以降させる作業を担当していた。こちらは直接縮小するというよりも、一度Dixonで0.22μmに移行したものに、SSEを追加して0.18μmへ移行するといった中間ステップを踏んでの作業であった。そのため設計情報やプロセスに関する技術情報そのものは共有していたそうだが、作業は個別に行なわれたそうだ^※1。
^{※1 当時ハイファのデザインセンターを率いていた、現インテル上級副社長兼PCクライアント事業本部長のムーリー・エデン氏に、雑談の折に聞いた話。}

　Timnaでは単にプロセスを微細化するのみならず、いくつかの改良や変更がされたようだ。詳細は明らかにされていないものの、ある程度想像はつく。まずTimnaの動作周波数はそれほど高いものではなく、あまり高い性能は必要とされない一方で、原価を下げるためにダイサイズはなるべく小さく押さえる必要があった。そのため多少性能が下がっても、それによって大きくダイサイズが減らせるような機能を省く、といった見直しが行なわれたのではないかと思われる。

　CPUと組み合わせるGMCH側は、基本はIntel 810をベースとしたもののようだ。Intel 810の製造プロセスは明らかにされていないが、時期から考えれば0.35μmあたりのはずで、Timnaに組み込むにはこちらも0.18μmに移行させる必要があった。内蔵するグラフィック機能は、「Intel 740」の流れを汲む「Intel 752」ベースのものが(プロセスを微細化したうえで)搭載されたようだ。

　ダイサイズそのものは、恐らくは2次キャッシュを減らしたなどの対策により、CoppermineベースのCeleronとそれほど大きく変わらなかったようだ。パッケージも370ピンで収まった。もっとも、Coppermineとは信号配置がまったく異なるので、ピン数そのものは370ピンでも配置を微妙に変えてあった。

　Timnaの問題はメモリーである。連載29回の冒頭でも触れているが、インテルは当時PCのメインメモリーとして、Direct RDRAMを採用せざるを得ない状況だった。これは設計以前の制約であり、Intel 820同様にTimnaのMCHにはDirect RDRAMのインターフェースを内蔵することになった。もちろん当時の目算では、すぐにDirect RDRAMの価格が下がり、Celeronのマーケットでも十分通用する性能になるはずだった。そしてこのDirect RDRAMが、Timnaに止めをさすことになる。

上々の出だしと思われたTimnaだったが……

IDF Spring 2000で披露されたTimna搭載マザーボード。手のサイズと比較すればそのコンパクトさがわかる

　Timnaの出だしは上々だった。2000年に開催された開発者向けイベント「IDF Spring 2000」ではTimnaの動作デモが披露された(関連記事)。同時期にはいくつかのOEMベンダーにサンプルチップが提供されたほか、インテル自身がTimnaに対応したマザーボードを用意していた。

　しかし2000年当時、まだDirect RDRAMの価格は高く、到底「Celeronのさらに下」の価格帯では受け入れられなかった。そこで図3のように、MTH(Memory Translator Hub)をマザーボード上に搭載して、その先に安価なPC-100 SDRAMを使える構成をとった。

図3 Timnaのシステムで想定されたMTHによるSDRAM使用の構成図

　これでは結局3チップ構成になってしまうが、インテルによれば「あくまでこれは、Direct RDRAMの価格が下がるまでの過渡的な構成である」としていた。IDF Spring 2000の時点では、インテルはTimnaの出荷を「2000年後半」と説明していた(関連リンク)。