前回まででISSCC 2026も一段落したところで、今回からはホノルルで6/14～18に開催された2026 VLSI シンポジウムの発表に切り替えよう。

　TSMCのA16やインテルのIntel 18A-Pなどいろいろ最新プロセスの発表もあったし、それ以外にも取り上げるべき話題は多い。初回は、Intel 18A-Pの詳細を公開した"Intel 18A-P CMOS Technology Enhancement Featuring Advanced RibbonFET (GAA) Transistors and PowerVia for High-Performance Computing"の内容を解説していく。

Intel 18Aの性能改良版「Intel 18A-P」は
密度は維持しつつ性能/電力を改善

　このIntel 18A-P、インテル自身がプレスリリースの中でその一端を示している。Intel 18A-Pは以前からロードマップに示されていた、Intel 18Aの性能改良版である。

　昨年における発表では、Intel 18A-Pはロジック密度こそIntel 18Aと変わらないものの、性能/消費電力比を8%前後改善するとしていた。今回の発表によればIntel 18Aと比べて以下が実現する、とされている。

　なお、2025 VLSI SymposiumにおけるIntel 18Aの発表は連載831回で説明している。

　では、なにを変更した結果として、この9%の動作周波数向上が実現したのか？　という一覧が下の画像だ。

　CPPは50nmのままだしLibrary Heightも180nmないし160nmのままなので、確かにロジック密度は変わらず、物理的な縮小はできない。ただW1/W3のトランジスタに関しては変更が加わったようで、新しくW1.5が追加になったほか、W3がW3P(Performance)向けになっている。

　また180nmは本来だとW2/W3の2種類のトランジスタ構造だったのが、新たにW1も追加されている。あとトランジスタ駆動電圧(VT)も、従来の4種類から5種類になった。また配線層もいろいろ工夫しているようで、Skew corners(端的に言えば性能のバラつき)を33%削減し、V0～V2の配線抵抗を削減。さらに熱抵抗を半減させたとしている。

5種類のVtと新ライブラリの追加で、より緻密な動作最適化を実現

　まずVtについて。Intel 18AではULVT/LVT/SVT/HVTの4種類だったのが、Intel 18A-PではLVTとULVTの間にULVTLLという新しい電圧を追加している。

　Cell Libraryの概観が下の画像である。ちなみにIntel 18Aは連載831回で示した画像を参照してもらいたい。

　Intel 18Aでは180nm(180H)が2種類、160nm(160H)が3種類だったのが、今回から4種類/5種類に増えている。要はより細かく動作状態に対応できるようにライブラリーの種類を増やしたわけだが、先も少し書いたようにこれだけ細かくライブラリーがわかれたうえ、ULVTLLを追加となると、どう考えても物理設計をやり直さないとIntel 18A-Pのメリットを生かすのは難しいように思える。

　もちろんメリットはなくてもいい(Intel 18Aと変わらない性能でも構わない)という話であれば、Intel 18Aの設計をそのまま使うことはできそうだが。その新しく追加されたライブラリーにおける性能特性が下の画像だ。

　W2/W3でも若干の性能改善が施されているが、これに加えてW3Pでは大幅に性能が引き上げられている。ただこれをそのまま使うと消費電力が増えてしまうことになる。ここにW1を追加することで、全体としては動作周波数を抑えながら平均で9%程度の動作周波数改善が可能になった、という理解でいいはずだ。

　下の画像がFront End、つまりトランジスタ層の特性をまとめたもので、同じリークなら動作周波数が12%向上していることを示している。おもしろいのが右のグラフで、Intel 18A-Pはそのままでは性能向上は6%程度に過ぎないが、Direct BS Contactを併用することでさらに6%の向上につながるとしていることだ。

　そのトランジスタそのものの性能改善が下の画像で、NMOSで5%、PMOSで16%程度の駆動電流増加を実現したとしている。結果としてCMOS全体で言えば6%ほどの性能改善につながったわけだ。

　性能改善をどう実現したかの詳細そのものは当然未公開だが、ヒントとして示されたのが下の画像。PMOS側のRibbonFETにおける歪シリコンの作り方を改良したという説明だ。

　確かにこちらを831回で示したIntel 18Aの断面図と比べると、少し形状が違い、より整った形状になっているのがわかる。

裏面接続の進化と熱抵抗20%削減
Nova Lakeへの採用も明言

　次がDirect BS(Back Side) Contactの話である。Intel 18Aではゲート部へは右の写真で言えば上端(Front Side Contact)のみで接続されていたが、Intel 18A-Pでは下端(Direct Back Side Contact)での接続も追加された。

　Direct BS Contactの効果を示したのが下の画像である。これまではFront Side側のみを経由して電流が流れていたが、今度はFront/Backの両方から流れるようになるので、より高い駆動電流が実現できる。結果としてゲートからBSPDNまでの配線抵抗が減ったようで、これによりNMOSで20%、PMOSで12%の配線抵抗削減に成功、結果としてこちらも6%程度の駆動能力向上につながった、ということのようだ。

　Direct BS Contactに関する信頼性の検討が下の画像である。要するにDirect BS Contactを追加したことで信頼性に問題は出ないか？　という話であるが、電圧ストレステストや破壊試験の結果を見る限り、既存のIntel 18Aと同等であるとしている。

　トランジスタ全般としての信頼性に関してBTI(Bias Temperature Instability)およびGOX(Gate Oxide degradation)を検証した結果が下の画像だ。BTIの結果は大幅に改善、GOXは多少の改善(といっても対数軸なので、絶対的な数値で言えば結構大きな差であろう)が見られており、Intel 18A-Pの要求に合致した結果になるとされている。

　その次が発熱対策である。左の図はあくまでもコンセプトであって実際のものとは異なる(厚みが減っているかどうかは結構怪しい)とのこと。

　論文をあたってみると、「Intel 18では微細化された高電力密度トランジスタの影響を補うために、熱影響の緩和策が導入された。Intel 18A-Pでは材質の改良と、EDAツールフローの強化により、局所的にも全体的にも熱抵抗を約20%削減している。

JEDEC規格のストレス試験を通して、チップ・パッケージの相互作用(CPI:Chip Package Interaction)の信頼性は完全に認定されている」と説明されており、発熱そのものが減っているわけではないが、熱抵抗を下げることでより放熱しやすい(＝温度を下げやすい)構成になっているとのことだ。

　最後に配線層について。今回配線層そのものの説明はなかったので、基本的なジオメトリはIntel 18Aのものに準ずるものと思われる。

　ただ意外な改良点があって、それがBSPDNに使われるVIAである。信号側についてはタングステンベースのVIAだったと記憶しているが、これはVIAの直径が小さいためである。BSPDN側は銅ベースのVIAだと思うのだが、これについて「寸法及び材質の面での改良」により10～30%の配線抵抗を削減できた、としている。

　このV0～V2、Intel 18Aの説明ではBM0～BM2という名称だったと思うのだが、なぜ名称が変わったのかは不明である。ただこれにより配線抵抗に起因する電圧降下や消費電力/発熱の削減に貢献している模様だ。

　このIntel 18A-P、Nova Lakeに採用されることが今回明確に示されたのが最後のニュースだ。ほかにDiamond RapidsもIntel 18A-Pを利用することがCOMPUTEXのタイミングで明らかにされている。すでにIntel 18A-Pのリスク生産は始まっているとされており、年内にはエンジニアサンプルなども出てきそうである。