Voltaより前に投入予定のPascal
16nmプロセスと3次元実装メモリーを採用
Voltaに関してはまったく情報がないので話をPascalに移すと、PascalはMaxwell世代と比較して以下のことが語られている。
- 消費電力あたりの単精度演算性能が2倍
- 複数精度の混在環境での性能が4倍
- メモリー帯域が3倍
消費電力あたりの単精度演算性能が2倍、というのはプロセスの微細化によるものと思われる。この表現では、TSMCの16nm FinFETではなく、16nm FinFET+を目標にしているようにも思える。
というのは、TSMCの16nm FinFETは28nmと比較して「同じ動作周波数なら最大55%消費電力を削減」としており、2倍にはギリギリすぎるからだ。16nm FinFET+では最大70%削減とされており、こちらを使えば最終製品で2倍は比較的確実だと思える。
さて、問題は複数精度の混在だ。塩田氏の記事は単精度と倍精度の混在と説明していたが、基調講演の説明を見ると、むしろ半精度(FP16)と単精度を混在する、という構図に見える。
ここで4倍の速度アップというのは、むしろMaxwell世代よりももっと容易にFP16を扱ったり、あるいは型変換を行なえるような命令を追加する、ということではないかと思われる。
最後がメモリー帯域で、3次元実装メモリーを利用するということである。現時点ではインテル/マイクロンのHMC(Hybrid Memory Cube)、それとAMD/SK HynixのHBM(High Bandwidth Memory)の2つがすでにサンプル出荷と一部量産を開始している。
可能性的にはHBMの方がありそうだが、時期を考えると第一世代のHBM(転送速度がスタックあたり最大128GB/秒)ではなく、第二世代のHBM2(転送レートが2倍の256GB/秒)の公算が高い。
GM200が最大336GB/秒なので、この3倍だとおおむね1TB/秒となる。これはHBM2を4つ使えば実現できる数字だ。上の画像で最後にWeight Updateが2倍とあるが、これはSLIベースだと同時に4つまでしかGPUを接続できないのに対し、NVLinkを使うと8つ接続できる、ということを示している。
話をロードマップに戻そう。まず今年は、おそらく6月のCOPMUTEXのタイミングで、GM200コアを使った廉価製品が投入されるだろう。これはAMDの次世代製品への対抗馬である。場合によっては、さらにもう1つ位派生型が投入されるかもしれないが、このあたりは市場の状況次第だろう。
これに続き2016年にはPascalベースの製品が投入されることになるだろう。ロードマップに記しておきながら恐縮なのだが、本当にGM204コアの後継をいきなり投入するかどうか自信がない。
というのは、この世代ではTSMCの16nm FinFET+を利用するはずだが、プロセスそのものがまだ熟成していないため、歩留まりはそう高くないし、なにより初物なのでNVIDIA自身も十分習熟しているとは言えない。
こういう時は、GM206あるいはGM107の後継にあたるもっと小さなダイをまず量産し、それからメインストリーム向けの大きなダイに取りかかるのが「本来ならば」無難な選択だ。
ただNVIDIAはわりとこういう場面でチャレンジする会社だけに、下手をするとGM204の後継どころかGM200の後継を投入しかねない。そんなわけでGM204の後継をまず先行、という形で記載しているが、あまりあてにはならないと考えていただくのが無難だ。
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