ハイパースケーリングを放棄し
配線ピッチを広げるしかない
ではどうするか? といえば、ハイパースケーリングを放棄すればいい。TSMCはすでに量産を開始している7nm世代のMetal Pitchの詳細を明らかにしていないが、実は(今は無き)Globalfoundriesの7nm世代とかなり近いパラメーターになっているらしい。そのGlobalfoundriesの7nm世代の場合、以下のようにインテルに比べるとはるかにコンサバティブな構成で、M0~M3まではSADPによる構成である。
Globalfoundries7nm世代の配線間隔と素材 | ||||||
---|---|---|---|---|---|---|
配線層 | 配線間隔 | 配線素材 | ||||
M0 | 40nm | 銅+コバルトライナー | ||||
M1 | 56nm | 銅+コバルトライナー | ||||
M2/M3 | 40nm | 銅+コバルトライナー | ||||
M4~M9 | 80nm | 銅 | ||||
M10/M11 | 128nm | 銅 | ||||
M12/M13 | 720nm | 銅 |
要するにインテルもこれに近いところまで配線ピッチを広げてやれば、VIA Pillerもはるかに容易になる。実際TSMCは7nm世代でVIA Pillerを実現している。
これに近いところまで配線層のデザインを緩めれば、諸々の問題はかなり解決する。ついでにContact Over Active Gateもやめてしまえばさらに楽になる気がするが、さすがにこれをやるとトランジスタ層も作り直しになるだけに、そこまで踏み切ったかどうかは定かではない。
Intel Foundryビジネスは失敗
10nmへの投資を回収するのが先決
さて冒頭のSemiAccurateの記事に戻る。これを書いたCharlie Demerjian氏(余談だが、海外取材に行くとほぼ必ず顔を合わせる知り合いである)はきちんと裏を取るのが常なので、この記事が間違ってるとも思えない。
しかし、インテルの反論も、なにしろ公式アカウントでのメンションなので、嘘をついていると後で証券取引等監視委員会からこっぴどく叱られる羽目になる。つまり両方正しい、と筆者は考えている。
要するに昨年までインテルがアナウンスしていた、ハイパースケーリングに基づく10nmプロセスはおそらくすでになくなっている。代わりインテルはコンサバティブな配線層を持つ、新しい10nmプロセスを開発中で、これは順調に推移しているということだ。
しかし配線層そのものの作り直しになるため、これに基づくチップのデザインも相当後送りになるのは免れない。おそらく現時点ではまだ10nmプロセスの配線層そのものの再設計の最中で、年末までにこれを突貫で終わらせ、すぐさまIce Lakeの再設計に入り、来年第2四半期末か第3四半期はじめあたりにこれが完了。すぐさま量産に入り、年末までにチップが出てくるかどうか、という感じのタイムラインなのではないかと思われる。
なぜまだ配線層の再設計が終わっていないと判断するかというと、公式にハイパースケーリングを放棄する路線が確定したのは、今年6月21日以降だろうと考えているからだ。ハイパースケーリング路線を強力に推進していたのが前CEOのBrian Krzanich氏だったことを考えると、彼が居なくなったことでプロセス開発の方向性が変わっても不思議ではない。
ただこの方向性の変更は、すなわちIntel Foundryのビジネスの失敗を意味することでもある。なにしろハイパースケーリングが同社の最大の売りだったわけで、その売りがなくなったらTSMCやSamsungに対するアドバンテージはなくなってしまう。
現実問題として、Intel Foundryは現時点でビジネスとして成立していない。14nmは自社生産で手いっぱい。10nmはまだ量産開始に至っておらず、売り物になるのは22ULPのみという状況では、とりあえず10nmの量産を始めて一刻でも早く10nmへの投資を回収するのがまず大前提で、これがちゃんと動いてから改めてFoundryのビジネスを考え直そう、という健全な判断に至ったのではないか、と筆者は考えている。
実際こう考えると、インテルが10nmプロセスに箝口令を敷いていることや、今年に入ってからTechnology&Manufactureing Dayを開催していないといったことにも符丁が合う。
というより、今回の記事は筆者の願望でもある。この路線をとれば、とにかく来年末からは10nm製品がちゃんと出てくることに期待が持てるわけで、そうなれば持ち直すのは難しくないと思われるからだ。
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