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ロードマップでわかる!当世プロセッサー事情 第255回

半導体プロセスまるわかり 効果的なのに使われないBody Bias

2014年06月02日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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Body BiasはLongRun2だけではない
SuVOLTAの「DDC」

 もう1つ、一種のBody Biasを利用した技術を提供しているのがSuVOLTAである。ここはDDC(Deeply Depleted Channel)と呼ばれる技術を開発しており、すでに富士通ほかいくつかの半導体ベンダーにライセンス供与している。

 SuVoltaのDDCはBody BiasというよりはFD-SOIに近いのだが、トランジスタのドレインの下に、Offset Regionと呼ばれる領域を作り、ここの不純物濃度を調整することで、スレッショルド電圧のばらつきを調整できるというものだ(関連リンク)。

これはSuVoltaのTechnologyページに掲載されているDDCの概略

 Adaptive Body Biasと異なり、あとから特性に応じてスレッショルド電圧を可変できるわけではないが、DDCを利用することでPMOS/NMOSのスレッショルド電圧のばらつきを抑えられるようになり、結果として消費電力を抑える効果があるとしている。

PMOSとNMOSの組み合わせによる特性。前述のLongRun2のひし形を髣髴とさせる構図だ

DDCを利用することで消費電力を抑えられる

【関連サイト】

商用製品に搭載されないBody Bias
問題はダイ面積の増大

 いろいろな方式が存在するBody Biasであるが、実はまだ商用製品に搭載された例がない。実際のところ、LongRun2についても、これを開発したTransmeta自身が「Efficeon」にLongRun2を実装すると言いつつ、最終的に実装された製品は出荷されずに終わってしまっている。

 これはLongRun2のライセンスを受けた各社も同じことである。これらのメーカーはLongRun2を実装するためというよりは、自社で開発していた技術がこのLongRun2の特許に抵触する、あるいはその恐れがあるために、防御的な意味合いでライセンスを受けたのであって、実際に搭載するつもりはなかったように思われる。

 SuVoltaのDDCは、なにしろ最初にPowerShrinkという名称でその技術が発表されたのが2011年6月のことで、それまではステルスモードで開発が進んでいた。その技術の詳細が公開されたのは2011年末のIEDM 2011であり、開発パートナーが富士通だったため、これを利用できるメーカーはそう多くなかった。

 その後SuVoltaはARM(リリース)、次いでUMC(リリース)とも提携を結んだことで、今後は採用メーカーが増えてくる可能性はあるが、今のところはDDCを利用した最終製品は少なくとも公開されていない。

 これにはいくつかの問題がある。まずBody Biasを採用することで、一般にはトランジスタの面積が数%増加する。BIAS端子を設けるために、多少トランジスタのソース~ドレイン間の長さを増やさざるを得ない。

 構造的には単に端子を一個増やすだけの話なので、それによってマスクの枚数が増えたり、露光の回数が増えることはないが、トランジスタの面積が増えるということは、同じ規模の回路であればダイの面積が増すので、これは原価アップに直結する。TransmetaのLongRun2はこれをうまく解決したらしい。

画像の下のほうに、“LongRun2 body bias does not increase chip area or change layout”(LongRun2はチップの面積は増えないし、レイアウト変更も必要ない)とあるが、同社が持っていた特許はすでにパテント・トロールが抑えてしまっており、もう利用できない

 次に、どのくらいの単位でAdaptiveにするか、という問題がある。究極としては、トランジスタ1個単位でスレッショルド電圧を調整できれば完璧なのだが、トランジスタ1個のためにトランジスタ数十個~数百個のBIAS電圧調整回路が必要というのはありえない話である。

 そこで、普通はある程度のブロック単位でAdaptiveにする。インテルとMITの試作がまさしくこれで、チップの上でBIAS電圧の調整を行なえるようにしたものだが、下の画像の(b)でもわかる通り調整回路がバカにならない大きさである。したがって、むやみやたらと細かい単位での調整は、深刻なダイサイズの増加につながることになる。

インテルとMITが試作した、150nmプロセスを利用した実験回路

 かといって、コア単位でいけるかというとこれも難しい。なにせ最近は数種類のトランジスタを組み合わせており、クリティカルパスは高速・高リークなトランジスタで、3次キャッシュなどは低速・低リークなトランジスタでやっているから、これを一律に調整するのは無理がありすぎる。

 加えて最近はクロック・ゲーティングやパワー・ゲーティングが普通に使われているため、当然BIAS電圧もこれに連動する必要があるわけで、結果さらに回路規模が増えることになる。そこで、回路規模の増大に見合うだけの性能向上があるかと考えたときに、そこまでのメリットがないと判断されているのが現在の状況であろうと思われる。

 SuVoltaのDDCに可能性があるのは、Body Biasと同等の省電力効果を付加回路なしで実現できている、つまりコストが上がりにくいことだが、その反面順電圧で実現される「動作周波数の向上」はDDCでは期待できない。もちろん不純物の濃度を調整して、FBBと同等の特性を実現することはできるが、この場合リーク削減の効果がないので、現実問題としては難しいだろう。

 実際先ほどのSuVoltaとARMのリリースを読むと、高性能なCortex-Aシリーズではなく、低消費電力のCortex-M0コアをベースに開発しているあたりが、DDCの使われ方を示唆しているともいえる。ただUMCとの提携ではUMCのHPM(High Performance Mobile)向けに開発をするという話なので、こちらが実現できればまた状況は少し変わるかもしれない。

 そんなわけで、一応理論も技術も確立しており、やればやれなくもないが、誰も使っていないのがBody Biasという技術である。

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