このページの本文へ

前へ 1 2 3 次へ

ロードマップでわかる!当世プロセッサー事情 第240回

半導体プロセスまるわかり 1991年以降のプロセスを振り返る

2014年02月17日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

  • この記事をはてなブックマークに追加
  • 本文印刷

プロセスノードが各社でバラバラ
工場が悲鳴をあげる

 さて、話をロードマップに戻そう。1990年代前半という時期は、アメリカ国内だけで少なくとも10社以上、実際には20社くらいが自社でファンダリーを持ち、それぞれ自社でプロセスの微細化を進めていた。この結果として、各社の寸法はまちまちであった。

 例えばIBMの場合、今でこそ500nm以上/350nm/250nm/180nm/130nm/90nm/...という、ロードマップにしっかり一致したプロセスノードでの提供となっている(関連リンク)が、1990年代は結構まちまちだった。

 AMDに買収されたNexGenが開発していたNx686の場合、プロトタイプはIBMの0.5μm CMOS-5Xで製造され、量産は同じIBMの0.27μm CMOS-6Sに移行する予定だった。また量産に入っていたNx586はIBMの0.44μm CMOS-5Sで製造されていた。

 これはIBMだけでなく、MotorolaはPowerPC 750の製造を0.22μmのHiP5で製造する予定だった(最終的には0.25μmのHiP3.5に収まった)。インテルにしてもP856.5という0.22μmプロセスを途中で追加して、これでMendocitoベースのCeleronを製造している。

1990年代は、プロセスノードが各社でバラバラだった

 もっとでたらめなのはメモリーベンダーで、46nm DRAMや43nm NAND Flashなど、ものすごく細かい刻み幅でプロセスを変更し続けており、未だにロードマップに全然従っていない。ではなぜプロセッサーなどのロジックプロセスがきっちりロードマップのプロセスノードに従ってきたかといえば、これは製造装置ベンダーの都合や、EDAツールの都合による。

 例えばA社が0.5μmの次に0.43μmを、B社は0.39μmを、C社は0.36μmをそれぞれ選択するとなると、半導体製造装置のメーカーはそれぞれに別々のスペックの製造装置を用意せねばならない。これは製造装置ベンダーには大変な負担であり、「プロセスノードを統一してくれ」という要望は当然起きることになる。

 また、当時は設計ツールはそれぞれの半導体ベンダーが自前で用意するケースが多かったが、EDAベンダーも少しづつツールを出し始めており、こうしたベンダーも当然ながら「プロセスノードを統一してくれ」という要求を出すことになる。

 結果として、各社ともプロセスノードそのものは統一する方向に進んでいった。もちろん細かなパラメーターやトランジスタの構造などで差はあり、そうした部分で差別化を図っていたが、おおむね同一プロセスノードの各社の製造したチップは大体似た特性を持っていたのがこの時代の特徴である。

 もう1つこの時代で特徴だったのは、Optical Shrink(光学縮小)が行なえたことだ。Optical Shrinkとは、例えば0.35μmでまず製造したとする。このチップのマスクを、そのまま約0.7倍することで0.25μmに移行するという方法である。

 もちろん厳密には「そのまま」では済まないところもあり、若干の手直しは必要であるが、新規にマスクを起こしなおす(配置配線などの物理設計をやり直す)必要なしにプロセスの微細化を可能にするという技法であった。もっともこれはこの後どんどん難しくなってゆく。

ロードマップのプロセスノードを決めたのは
有名な「ムーアの法則」

 最後に、ロードマップのプロセスノードはどう決めたか、という問題であるが、これはもう単純に有名なムーアの法則である。ムーアの法則そのものは1965年にIntelのGoodon Moore氏がIEEEに発表した論文(関連リンク)の中で触れたものだ。

 原文の当該箇所は“The complexity for minimum component costs has increased at a rate of roughly a factor of two per year”(最小コンポーネントの複雑さは、大雑把に2年ごとに倍になってきた)というもので、今後もこの傾向は続くだろうと氏は予測した。

 一般的な解釈としては、一定のダイサイズにおけるトランジスタ数は2年毎に2倍になる、というものである。トランジスタ数はおおむね面積に比例するため、2年毎にトランジスタ数を2倍にするには、2年ごとにトランジスタや配線の面積を半分にすれば良い。面積で半分、ということは寸法で言えば√2分の1、つまり70%程に縮小すれば良い。寸法が縦横ともに70%なら面積は0.7×0.7=0.49でほぼ半分になるからだ。

プロセスノードの縮小率
年度 1995 1998 2001 2004 2007 2010
プロセスノード(μm) 0.35 0.25 0.18 0.13 0.1 0.07
前ノードからの縮小率 - 71.4% 72.0% 72.2% 76.9% 70.0%

 上の表は、1994年度版のNational Technology Roadmap for Semiconductorsの業界全体のロードマップを元に実際に縮小率を計算したものだが、0.35→0.25→0.18→0.13というあたりは綺麗に71~72%を維持していることがわかる。

 ちなみにこの当時はまだ3年毎だったが、これは当時インテル以外にもたくさんの半導体ベンダーがあり、そうしたベンダーは2年よりもう少し長い期間でのプロセス更新を望んだからである。ただインテルはこのロードマップを前倒しして、2年毎にプロセスの更新を行なっていく。続きは次回にしよう。

前へ 1 2 3 次へ

カテゴリートップへ

この連載の記事

注目ニュース

ASCII倶楽部

最新記事

プレミアムPC試用レポート

ピックアップ

ASCII.jp RSS2.0 配信中

ASCII.jpメール デジタルMac/iPodマガジン