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ロードマップでわかる!当世プロセッサー事情 第186回

CPU黒歴史 対Opteronで登板も半年で2軍落ちしたPaxville

2013年01月21日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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4プロセッサーシステム向けの
新チップセットIntel E8500

 この当時、1・2プロセッサーシステム向けのXeon DPは、積極的にSocket 604に移行していったが、4プロセッサーシステム向けのXeon MPは依然として、Socket 603のままだった。そのため、大容量3次キャッシュを搭載したPotomacが低速なSocket 603のままな一方で、PrescottそのままのCranfordはSocket 604に対応するというあべこべな状況にあった。

 もっともインテルとしても、いつまでもXeon MP系列を400MHz FSBのままに留め置くつもりはなかった。いくら大容量3次キャッシュを搭載したからと言っても、キャッシュミスが発生したらメモリーアクセスが必要であり、そこでFSBの遅さがボトルネックになるからだ。そこでインテルはこのPotomac/Cranfordの発表にあわせて、新しく667MHz FSBに対応したXeon MP向けのチップセットとして、「Intel E8500」シリーズを投入する。

 E8500は図1に示すような、かなり大規模なものである。「E8500 NB」(North Bridge)から2本のFSBが出て、それぞれ2プロセッサーずつのXeon MPと接続される。メモリーコントローラーは「E8500 XMB」(eXternal Memory Bridge)と呼ばれるチップが別に用意され、このE8500 XMBとE8500 NBは、「IMI」(Independent Memory Interface)と呼ばれる専用バスで接続される。

図1 Intel E8500を使用したシステムの構成例

 E8500 XMBはDDR-266/333とDDR2-400に対応し、それぞれが2チャンネルのメモリーバスを持ち、1チャンネルあたり最大4枚のDIMMを装着できる。I/OとしてはPCI Expressを合計36レーン持ち、それとは別にICH5を接続するための「HubLink」も搭載するという、実に重厚な構成である。

 ここで重要なのは、E8500でついにFSBを2つに分割したことである。これは共有バス方式を取るFSBの限界が、露呈してきたからだ。一般論であるが、例えば図2のように、ある出力端子の先に配線が伸びて、「Stub A/B/C」という端子が用意されているケースを考える。

図2 1つの出力から4つの端子(Stub)が用意されている配線の例

 配線長や信号の振幅、周波数などによって程度は変わるが、出力端子の出ているポイントでは綺麗な波形になっていても、Stub A/B/Cで信号波形を測定すると、波形がどんどん崩れるし、信号の振幅もどんどん減っていくという状況になる。

 これがPCI位の電圧(3.3V)と周波数(33MHz)ならば、Stubが15点程度まで耐えられるのだが※2、FSBは電圧※3、周波数(400~1600MHz)ともにタイトである。そのためCPUが2つまでならば、最終的に1600MHzまで引っ張ることができたが、CPUが3つ以上だと400MHzあたりで頭打ちになってしまった。これがXeon MPでFSBが低く抑えられていた理由である。
※2 PCIスロットの場合は1スロットが2Stubと数えるので、最大7スロットになる。
※3 AGTL+の場合、電圧そのものは0.8Vだが、振幅は±0.05V。

 この問題を短期間でどうにか解決するのは大変に難しい。そこでFSBを2つに分けて、1本のFSBにCPUが2つずつぶら下がるようにすれば、400MHzの壁を越えてFSBを引き上げることが可能になる。事実、Potomac/CranfordベースのXeonは667MHz FSBで製品化されている。

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