ロードマップでわかる！当世プロセッサー事情 第141回

AMDが2013年に投入するPiledriverコアの新技術とは？

　ISSCCでの発表によれば、1つのPiledriverコア上に、5本の「HCLK Tree」が構成され、1本あたり54の「Clock Driver」と25個のインダクターが装備されるという。下の画像は配線の様子で、第10層(M10)と11層(M11)の配線が、この共振クロックメッシュに利用されていることがわかる。

Piledriverコアでの配線の概略図。第10層(M10)は電源とも共用されているようだ

　ここで問題になるのは、コイルに相当するインダクターをどう回路上に集積するかである。先のホワイトペーパーでは1GHzクラスのクロックの場合に必要なインダクタンスは0.75nH～1.25nH^※2で、これはおおむね100×100μm²程度に収まるとのことだ。ISSCCの発表ではダイの写真も示されたが、確かにそれほど問題になる大きさには見えない。
^{※2 コイルの誘導係数の値。単位はH(ヘンリー)}

Piledriverコアのダイ写真の一部。写真中の「Inductors」がコイルに相当する部分。はっきりとは断言できないが、これは恐らくコアごとに個別の部分で、コア同士の共用部であるFPUやDecoder、I-Cacheなどは含んでない部分のものと思われる(ISSCCでの両社の発表資料から引用)

　肝心なのは、この方式を採用した効果であるが、クロック信号の供給に必要な電力を最大24％削減できて、3.2GHz～4.4GHzの範囲で問題なく動作すると発表されている。システム全体の消費電力では、共振クロックメッシュを使うことで同一周波数なら5～10％の消費電力削減となり、同一消費電力ならば動作周波数を100MHz引き上げることが可能、とされている。

　ISSCCでの発表は共振クロックメッシュに関する話だけで、肝心のPiledriverの性能などは一切公開されていない。これについては、2012年夏の半導体関連イベント「HotChips」あたりの情報を待つしかなさそうだ。