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ロードマップでわかる!当世プロセッサー事情 第134回

32nm世代より時間がかかる? Ivy Bridgeが遅れる理由

2012年01月16日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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最先端の製造プロセスは
ウエハーの製造に多大な時間を要する

 先の4つのシナリオのうち、上から3番目までは説明不要だと思うが、4番目は少々補足が必要だろう。半導体の前工程というのは、シリコンウエハーの上にさまざまな加工を施してトランジスターを積層し、その上に配線を積層していって完成する。だが実際に製造工場にシリコンウエハーを納入してから、その上でダイが完成するまでには恐ろしく多くの手順が必要になる。筆者の記憶では90nm辺りの世代だと、ウエハーの状態からダイが完成するまでに、大体1~2ヵ月程度かかったはずだ。

 大雑把に言えば、トランジスター層なり配線層なりを作るためには、1層ごとに前加工→リソグラフィー→エッチング→後加工を施す必要がある。配線層が7層なら、これを最低8回行なう必要がある(下手をすると9~10回)。一連の処理に1週間程度かかれば、それだけで2ヵ月を超える計算になる。

 なぜそんなに時間がかかるのか、「リソグラフィー」を例にとって説明しよう。リソグラフィーとは露光装置(ステッパー)を使い、「マスク」と呼ばれる回路図をウエハーに焼き付けていく処理である。最近は微細化にともない、「液侵」※1だの「マルチパターニング」※2といった技術が必須になっている。
※1 レンズとウエハーの間に屈折率の高い液体を挟みこむことで屈折率を上げる技術。
※2 複数回の露光を行ない、微細な回路を焼付ける技術。

 これらはいずれも、製造にかかる時間を増大させる。液侵の場合、レンズの移動速度が制限されるために1枚分のウエハーを仕上げるまでの時間が増えるし、マルチパターニングだと、繰り返す数だけ余分に時間を食う。おまけに、層の数が増えたり複雑なトランジスター構造(歪みトランジスターだのHigh-Kメタルゲートだの)を作るために、リソグラフィーの回数がどんどん増えている。

 その結果として、リソグラフィーに要する時間そのものが増えている。プロセスがまだ130nmや90nmの頃は、スループットが200~300枚/時間(1時間にウエハーを200~300枚処理できる)というステッパーがたくさんあった。だが22nm世代ともなると、もっと少なくなってくる。

 これを引き上げるためにはステッパーの台数を増やせばいいのだが、これは容易ではない。まずマスクが複数セット必要になる。ところがマスクそのものの値段も馬鹿にならない。22nm世代だと、1枚5千万~1億円近いとかいう試算もあるほどだ。例えばトランジスターが3層で、配線層が8層のダブルパターニングだと、マスクは22枚にもなり、これだけで10~20億円である。おまけにステッパー自体も、1台数十億円という恐ろしく高価な機械である。結果としてもっぱら資金的な制約により、少ないステッパーでマスクを交換しながら(これも時間がかかる要因のひとつ)リソグラフィーを繰り返すことになる。

 リソグラフィーの問題以外に、ほかの工程でもやはり似たような問題はたくさんある。結果として1枚のウエハーが完成するまでの時間は、少なく見積もっても90nm世代の倍、下手をすると3倍近いかもしれない。しかもそれによって生産できる枚数は、以前のプロセスに比べるとずっと少ない可能性がある。このあたりが「先端プロセスが金喰い虫」といわれる所以である。

 もちろんインテルは豊富な資金力をもって、これを力ずくで何とかしようとはしている。詳細な数字は公開されていないが、インテルはD1C/D1DとFab12/Fab32向けに、60~80億ドルの設備投資(≒半導体製造装置の購入)を行なうと発表している。そのため当初は十分装置が揃ってなくても、後追いで設備が整い、十分な量産体制が構築されるというシナリオが一番考えやすい。

 もっとも、こうした半導体製造装置の場合、買ってきて据えつければすぐ稼働……というわけにはいかない。据え付け後に調整や試作を繰り返して、数ヵ月後にやっと量産に使えるレベルに達するのが普通だ。おそらく、22nmプロセスの量産開始当初は十分な数の製造装置がなく、スループットもかなり低かったのが、次第にスループットが向上しており、4月くらいにはある程度のレベルに達するということから、出荷時期が決められたのではないか、と筆者は予測する。

 そんなわけで、22nmプロセスに関しては立ち上がりは32nmプロセスの時よりも遅く、2012年~2013年の間に緩やかに移行してゆくだろうと思われる。

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