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ロードマップでわかる!当世プロセッサー事情 第111回

アーキテクチャーから予測するBulldozerコアの性能

2011年07月25日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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Bobcatと異なり、BulldozerのAGUはロード/ストアのどちらも可能なようだ

 一方の実行段であるが、こちらはスレッドごとに独立している構造だ。「SMT」(同期マルチスレッディング)は、例えば古くはPentium 4、最近で言えばNetLogic Microsystemsの「XLP Processor」のように、実行ユニットの利用効率が悪い場合には性能改善の度合いは大きい。

 Pentium 4の場合は、実行ユニットの利用効率は30%程度とインテル自身が明言しており、これがハイパースレッディング・テクノロジーの利用により50%程度まで改善した。NetLogic XLPの場合は、当初からSMTの利用を前提として、MIPS64ベースで4命令同時実行のスーパースカラー構成となっている。こちらもシングルスレッドでの実行段の利用効率は低そうだ。

 またメモリーアクセスへの遅延が大きなシステムでは、SMTによってあるスレッドがメモリーアクセス待ちの間に、別のスレッドの処理を進める形で効率を改善できる。ところが逆に、すでに実行ユニットの利用効率が十分高い場合には、SMTでの性能改善の度合いはそれほど多くない。むしろオーバーヘッド増加により性能が下がる場合すらある。

 例えばCore i7の場合、32bitのWindows XP環境ではハイパースレッディングを有効にすると、多くのケースで性能が落ちる羽目になる。こうした実情を考慮して、Bulldozerでは完全に異なる2つのコアに分離することで、確実な性能改善を図ったわけだ。

 もちろん、例えば実行ユニットをALU×4・AGU×4にして無理やり1コア、という方法論もある。だが、それではスケジューラーやレジスタファイルなどを含めて、内部が複雑になりすぎるだろう。物理的に2つのコアに分離するのは、デザインの面からは理にかなっていると言える。

共用化されてもFPU性能は落ちない?

共有FPUの解説。図でMMXとあるのは、MMXあるいはSSEの整数演算パイプで、FMACとあるのがFPUやSSE/AVXの浮動小数点演算パイプ

 一方共用となったFPUであるが、以前にAMDのサーバー/ワークステーション製品担当マーケティングディレクターであるジョン・フリー(John Fruehe)氏に確認したところ、「(Phenom IIなどと比較して)性能が落ちることはない」と明言していた。フリー氏は「MMX/SSEに関しては4命令/サイクル、AVXに関しては1命令/サイクルで実行可能。コアあたりの性能という観点で見れば、従来のPhenom IIと同じピーク性能である」と述べる。そのため科学技術計算向けの用途であっても、従来のK10ベースOpteronと比べて性能が下がることはない、という。

 もうひとつの共用部である2次キャッシュだが、特筆すべきはサイズよりも、やたらと大きなTLBや、最大23ものキャッシュミスの同時フィルを可能にするメモリーサブシステムとの連携だろう。このあたりはデスクトップ向けというよりも、Opteron向けに効果的な対応に思える。

共有2次キャッシュの解説。注目される2次キャッシュサイズは、今のところ明確にされていない。「1モジュールあたり2MB」という説が有力。ちなみに図にはないが、さらに共有3次キャッシュも別に搭載されるという話

 そのほかにもIPC(Instructions Per Cycle)改善として、命令プリフェッチやデータプリフェッチの改良なども挙げられている。命令プリフェッチに関しては「Phenom IIから小変更」といった程度で、むしろデータプリフェッチの方が大きく手が入っている印象がある。

命令プリフェッチの改良。LlanoでIPベースのプリフェッチを搭載したという話があったが、当然Bulldozerにも搭載されていた。アイデアはむしろBulldozerが先で、それをLlanoに応用したのかもしれない

データプリフェッチの改良は、連続アクセスのプリフェッチ能力の強化と、非連続アクセスのプリフェッチの精度向上が主なポイント。面白いのはプリフェッチのスロットリングがあることで、負荷状況に応じてどれだけプリフェッチを掛けるか動的に変化させられるようだ

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