米アルテラ社は4日(現地時間)、“FPGA”(※1)に3.125Gbpsトランシーバーを搭載した新製品『Stratix GX』を発表した。正式発表に先立ち、日本アルテラ(株)は1日、同社が開催したプライベートショー“ALTERA PLD WORLD”で新製品記者発表会を行なった。
※1 Field Programmable Gate Arrayの略で、ユーザーが作成した回路を電気的に書き込み、任意の機能を持たせることが可能なPLD(Programmable Logic Device)の1つ。揮発性メモリーに回路を保持するため、何度でも回路を書き換えられる。 |
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| 『Stratix GX』 |
『Stratix GX』は、主にストレージ機器や通信機器などのバックプレーンインターフェースやチップ間のインターフェースをターゲットに開発された製品。米アルテラのFPGA『Stratix』のアーキテクチャーをベースに、3.125Gbpsトランシーバーや、クロックとチャネル間、および複数のチャネル間で発生するタイミングの変動(スキュー)を調整する“DPA”(Dynamic Phase Allignment)専用回路を採用している。
記者発表会で最初に挨拶した、日本アルテラ代表取締役社長の日隈寛和氏は、米アルテラと台湾TSMC(Taiwan Semiconductor Manufacturing Company)との技術協力関係について、300mmウエハーの採用や0.13μmプロセスによる製造技術など、『Stratix GX』に用いられている技術を協力して開発していることを紹介した。
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| 日本アルテラ(株)代表取締役社長の日隈寛和氏 |
続いて、米アルテラのプロダクト・プランニング バイスプレジデントであるロバート・ブレイク(Robert Blake)氏が、『Stratix GX』について紹介した。
 | 米アルテラ社プロダクト・プランニング バイスプレジデントのロバート・ブレイク氏 |
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ブレイク氏はまず、バックプレーン向けトランシーバー市場が今後も成長傾向にあることを紹介。同氏によると、このような高速I/Oが必要となる分野では、0.13μmプロセスでASIC(特定用途向けIC)やASSP(特定用途向け汎用IC)を新たに開発すると、開発コスト負担が大きく、損益分岐点が非常に高くなるという。ビジネスとして成立させるには、ASICやASSCを大量生産しなければならず、リスクが大きくなるため、高速I/Oが必要となる分野では、トランシーバーを集積したFPGAが最適なソリューションになると語った。
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| 0.13μmプロセスでデバイスを開発した場合の、製品数と生涯売上高の関係 |
『Stratix GX』の製品ラインアップは、顧客のニーズを反映し、ロジックエレメント数1万570個から4万1250個までの以下7種類になる。最初に出荷されるのはロジックエレメント数2万5660個の製品群で、2003年第1四半期に出荷される予定。
| デバイス | ロジックエレメント数 | 全2重トランシーバーチャネル数 | 出荷時期 |
|---|---|---|---|
| EP1SGX10C | 1万570 | 4 | 2003年第2四半期 |
| EP1SGX10D | 1万570 | 8 | 2003年第2四半期 |
| EP1SGX25C | 2万5660 | 4 | 2003年第1四半期 |
| EP1SGX25D | 2万5660 | 8 | 2003年第1四半期 |
| EP1SGX25F | 2万5660 | 16 | 2003年第1四半期 |
| EP1SGX40D | 4万1250 | 8 | 2003年第2四半期 |
| EP1SGX40G | 4万1250 | 20 | 2003年第2四半期 |
また、ブレイク氏は他社の競合製品との比較データについても紹介した。米ザイリンクス社の『Virtex-II Pro』や、米ラティスセミコンダクター社の『ORCA』と比較し、消費電力が少ない点をアピールした。
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| 他社製品との比較データ |
『Stratix GX』向けのデザインソフトウェアは、現在販売されている『Quartus IIバージョン2.1デザイン・ソフトウェア』に追加する『Stratix GXデザイン・キット』が提供される。現在ベータ版を一部の顧客に提供し、検証を行なっているという。
