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日立、SDRAMの動作電力を最大40%低減する組込み型回路技術を開発――49%の高速化も

2001年08月06日 23時50分更新

文● 編集部

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(株)日立製作所の中央研究所は3日、SDRAM(シンクロナスDRAM)の低電力化と高速化を図る回路技術“SDRAMモード制御技術”を開発したと発表した。

これは、DRAMの動作のうち約半分を占める最も電力消費の大きい、メモリーセルからセンスアンプ(DRAMのメモリーセルのデータを増幅し保持する回路)へのデータ転送の回数を減らす技術。センスアンプに転送されたデータの読み出し後、連続したデータアクセスが続くと予測した場合にはデータを消去せずに、キャッシュのようにデータを保持し、次のアクセスに再利用する。センスアンプへのデータアクセスが連続して発生しない場合は次のアクセスも発生しないと予測してデータを消去する。これによりメモリーセルからセンスアンプへのデータ転送回数とデータ消去回数を減らし、SDRAMの低消費電力化と高速化が同時に行なえるという。この技術により回路を構成し、ベンチマークプログラムで性能評価を行なった結果、SDRAMの消費電力を40%、アクセス時間を49%低減できることを確認したという。

同社では、この技術を採用した組込み型回路を0.28mm2の面積に集積できることから、既存回路に容易に追加できるとしており、IP(Intellectual Property)として多くのCPUやMPUへの採用が期待できるとしている。

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