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NEC、開発費と期間を短縮できるCMOSゲートアレーを発売

2001年01月16日 16時43分更新

文● 編集部

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日本電気(株)は15日、0.25μmCMOSゲートアレー『CMOS-10HDファミリ』を製品化し、本日から受注を開始したと発表した。サンプル出荷開始時期は3月を、量産開始時期は4月を予定している。

『CMOS-10HDファミリ』の写真
『CMOS-10HDファミリ』

『CMOS-10HDファミリ』は、高密度セル構造の採用により消費電力を同社従来製品比40パーセント削減し、0.042μW/MHz/ゲート(動作率30パーセント)という低消費電力化を実現、配線工程の効率化により開発費を半減したという。チップ内部の配線構造の改善、および開発環境における配置配線ツールの改良により、設計収束性を実現したとしている。最大搭載ゲートは260万ゲート、最大I/O数は812。電源電圧は単電源マスターが内部が2.5Vまたは1.8Vで、入出力部は2.5Vまたは1.8V。2電源用マスターは内部が2.5Vまたは1.8Vで、入出力部は3.3V。消費電力は0.042μw/MHz/ゲート。最高動作周波数は133MHz。

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