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日立、『一電子シャット・オフメモリ』の試作に成功

2001年01月04日 19時07分更新

文● 編集部

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(株)日立製作所は4日、同社の中央研究所が、リーク電流が1電子以下(電流値としては10のマイナス19乗アンペア以下)という極低リーク電流の新型トランジスタを用いた『一電子シャット・オフメモリ』の試作に成功したと発表した。

新型トランジスタでは、“捕獲中心”と呼ばれる欠陥を電子が飛び跳ねて伝わっていく現象を少なくするために、電子を流す経路であるチャネルの薄膜厚を2nm(ナノメートル、原子約6個分)で形成した。これにより、電子が伝わっていく捕獲中心を繋ぐ経路ができにくくなり、この結果、漏れ電流が少なくなるという。試作トランジスタの漏れ電流は、DRAMの情報書き直しの間隔である0.1秒間あたりで電子1個以下、換算すると10のマイナス19乗アンペア以下となる。

この電子保持用の『一電子シャット・オフトランジスタ』と信号増幅用のトランジスタを組み合わせた『一電子シャット・オフメモリ素子』は、現行DRAMに比べ、1/100の電子を蓄えるだけで安定して動作するため、電荷蓄積用のキャパシターが不要という。また、この少ない電子数においても情報記憶時間を約100倍(約10秒)に改善することが可能で、書き直し動作によるメモリーの消費電力を大幅に低減できるという。さらに、『一電子シャット・オフメモリ』は電荷蓄積用のキャパシターの形成が不要なため、製造工程が簡素化され、低コスト化、大容量化にも適しているという。

今回の成果は、ゲート長0.5μmのトランジスタで構成した試作メモリー素子による原理検証に基づくものだが、今後は、0.1μm以下のプロセスでメモリーを試作し、『一電子シャット・オフメモリ』の有用性を実証していく予定としている。

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