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【Xilinx Expo2000 Vol.1】高集積化、高機能化が進むFPGA。2005年には5000万ゲートを達成!――ザイリンクス社CEOの基調講演より

2000年06月23日 00時00分更新

文● 編集部 井上猛雄

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ザイリンクス(株)は6月22日、東京・港区の東京全日空ホテルにおいて、同社の製品やソリューションが一堂に会したイベント“Xilinx Expo2000”を開催した。同社のテクノロジーを中心に、ソフト、ハード、IPコアベンダーなどのパートナー企業や販売代理店が20社ほど集まり、ワークショップによる製品紹介や製品を展示した。このイベントは28日に、大阪全日空ホテルでも開催される予定。本稿では、東京会場で催された、ザイリンクス社President&CEOのウィム・ローレンツ氏による基調講演“FPGAの今後”について報告する。

ウィム・ローレンツ氏はHP元筆頭副社長で、'96年にザイリンクス社のPresident&CEOに就任ウィム・ローレンツ氏はHP元筆頭副社長で、'96年にザイリンクス社のPresident&CEOに就任



高集積化の一方、低価格化も進んでいくFPGA

このところ、PLD(プログラマブル・ロジック・デバイス)市場が急拡大している。大手PLDメーカーは軒並み売上げ高を伸ばしており、その中でもトップを走るザイリンクス社は2000年度に10億ドル強の売上げを記録した。

ウィム・ローレンツ氏は基調講演の始めに、プログラムブル・ロジック市場において10億ドル企業になったことをアピールし、引き続き売上げが好調に推移していることを明らかにした。アプリケーション市場の構成比は、コンピューター分野が2割強、コミュニケーション分野が7割強を占めている。“タイム・トゥ・マーケット”が求められ、修正や変更が容易なFPGAが、ライフサイクルの短い携帯電話や通信機器分野などに強みを発揮しているかたちだ。

同社のFPGA/CPLD製品のラインナップには、高集積度のハイエンドFPGA“VERTEXシリーズ”、今年1月にリリースした低コストFPGA“SPARTANシリーズ”、従来比1000分の1という超低消費電力を実現したCPLD“CoolRunner”などがある。ローレンツ氏はこれまでのザイリンクスFPGAの進化と新技術や、将来の方向性について説明した。

「'91年当時と比べて、ザイリンクスのFPGAは集積度で45倍、速度で12倍、価格で100分の1になっている。たとえばシステムゲート数を見てみると、“VERTEX E”が200万ゲートで、今年末に発売される“VERTEX-II”では1000万ゲートを達成する。そして2005年には、VERTEX-IIアーキテクチャーによって5000万ゲートを達成できるだろう」と語り、FPGAの高集積化が加速していることを示した。

価格面においては、既存チップを低価格化することを目的としたローエンドタイプの“SPARTAN”シリーズが、2004年には100万ゲートで10ドル、2006年には1000万ゲートで10ドルになると予測した。これにより、従来、FPGAでは困難だったコンシューマービジネス市場もターゲットに入るようになるだろう。また、ローレンツ氏は今年3月に発表した銅配線テクノロジー*についても触れた。

*銅配線テクノロジー*:同社のVirtex-E拡張メモリー(Virtex-EM)FPGAシリーズは、オンチップに100万bitを超えるブロックRAMメモリーを搭載し、160Gbpsネットワークスイッチやハイエンドビデオなどの設計に対応する。銅配線によるインターコネクトを採用した業界初のFPGA

展示会場のザイリンクスコーナーにて。同社の製品ラインアップや、“NRL”技術を利用したデモを行なっていた。詳細は展示編で紹介する展示会場のザイリンクスコーナーにて。同社の製品ラインアップや、“NRL”技術を利用したデモを行なっていた。詳細は展示編で紹介する



性能面でもASICに追いつく。開発ツールも年々進化

かつてFPGAが登場した頃は、ASICとのパフォーマンスギャップは大きいものだった。しかし最近では徐々にその性能差が小さくなりつつある。0.18、0.15、0.13μプロセスになり、高集積化が進めば進むほど、ASICでは設計が難しくなり、設計サイクルも長期化してくる。FPGAはゲートだけではなく、ハードコアのファンクションも埋め込まれている。近い将来、エンベデッドマイクロプロセッサーの発表もあるという。

「ザイリンクスは、これらディープサブミクロン上での設計に対する課題もすでに対応済み。マスクコストの問題についても、プロセスルールによってはコストが跳ね上がってNREが膨れ上がってしまうが、この点も解決している」と自信を見せた。

また、開発システムのコンパイル時間も重要なファクターである。320万ゲートの集積度を持つ“Virtex-E XCV3200E”といった高集積FPGAがあっても、設計ツールが優れたものでなければトータル的な生産性は向上しない。

この点について、ローレンツ氏は、「我々の開発システムではバージョンアップするごとにコンパイル時間を2分の1に短縮化している。新バージョンのソフトウェア3.1iでは、100万ゲートを1時間以内、数十万ゲートでは10分以内でコンパイルできるようになった。さらに、ASICデザインをFPGAの設計の流れを統一化し、IPをリターゲットしやすくする。モジュールデザインも採用し、パラレルで設計できるようにする。モジュールの配置を個々に行なってコンパイルすることで、段階的に設計できるようになる。すべての設計が終わったときに、ブロック間のコネクションをすればいい。IPコアについては、同社が提供する広範なIPのほか、各種アライアンスパートナーによって提供されるIPコアもある。リファレンスライブラリーも用意し、IPセンターで常に最新状況が分かるようになっている」と説明。

さらに今後のFPGAの方向性について語り、2005年までにはコンパイル時間を1000万ゲートで1時間以内にすることや、設計言語として“HDL言語”や“Verilog言語”だけではなく、“C言語”もサポートしていくこと、ソフトとハードウェアの同時開発ができるようにしていくことなどを挙げた。

講演中のウィム・ローレンツ氏。会場はデジタル回路設計の開発者で満員状態。午後は、製品展示のほか、製品情報、アプリケーションの紹介や、パートナー企業のテクニカルセッションに分けられて、セッションが始まった
講演中のウィム・ローレンツ氏。会場はデジタル回路設計の開発者で満員状態。午後は、製品展示のほか、製品情報、アプリケーションの紹介や、パートナー企業のテクニカルセッションに分けられて、セッションが始まった



インターネット経由でハードウェアの修正や機能を追加する時代

IDCの予測によると、2002年には5億もの製品がインターネット対応になっているという。こういったインターネットアプライアンスに対して、出荷した製品の標準が変わっても、機能を後から追加できるようにするという。いつでもフィールドからアップグレードできる“NRL”(ネットワーク・リコンフィギャラブル・ロジック)技術*を実現していく。Javaアプレットを利用して、FPGAをアップグレードできるようになり、製品寿命を延ばせるといったメリットが出てくる。

*“NRL”(ネットワーク・リコンフィギャラブル・ロジック)技術:NRLに使用されるプロセスは、標準のFPGA設計を単に拡張したもの。たとえば、デジタル設計のオリジナルVHDLソースコードを元にして、必要な新機能を追加してハードウェアを修正できる

最後に、「ASICのような従来の固定ロジックチップはディープサブミクロンプロセスになり、デザインがますます難しくなる。だんだん経済的なメリットも少なくなってきている。それに対し、FPGAはASICに対抗できる集積度とパフォーマンスを持つようになってきた。今後は電子機器にプログラマブルロジックがますます組み込まれていくだろう」と結論づけて講演を終えた。

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