2011年の新CPUコア「Bulldozer」「Bobcat」の姿

2010年01月11日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）

情報少ないBobcat　その構造を予測する

	AMDが公開したBobcatの概要

　最後にモバイル向けの新コア「Bobcat」である。2007年、当時AMDのCTOだったフィル・ヘスター(Phil Hester)氏に話を聞いたときには、「基本的には非常に単純なアーキテクチャーを用いる予定で、性能を引き上げるのに複雑なアーキテクチャー、例えば投機予測とか複雑な分岐予測とかを採用する予定はない」とのことだった。

　ヘスター氏はさらに、「非常に小さく、トラディッショナルなx86コアだ。消費電力を抑えるような異なる実行ユニットを持つ、クラシカルだがハイレベルなx86コアだと言っておこう」と述べたが、実際に出てきたものは意外にも比較的新しい(アウトオブオーダーはすでに古典的技術なのかもしれないが)構造だった。

　Bobcatコアの設計目標は、「1W未満の消費電力」と「性能をそれほど落とさずにダイサイズを半分に」というあたりである。先にPropusのダイサイズを約16.6mm²と紹介が、同じ45nm SOIプロセスならば約8.3mm²に抑えようというわけだ。

　約8.3mm²という数字はかなり小さいように思うが、恐らくBobcatと競合するであろう他社の組み込み向けプロセッサーは、もっと小さい。例えば英ARM社の「Cortex-A8」は、65nmプロセスで3mm²未満、キャッシュを入れても4mm²未満とされており、45nmプロセスで作れば恐らく2mm²以下になるだろう。

　もちろんARM並みまで縮小する必要はないだろうし、BobcatコアとGPUを統合したCPU「Brazos」の競合は、同じくAtomにGPUを統合した「Pineview」になるだろうから、逆に言えば「Atom程度の性能とダイサイズで収まれば十分勝負できる」という事になる。

　さて、スライドから構造を見てみると、K7というよりもK6を想像するような構造になっている。インテルのAtomの場合、インオーダー・2命令発行ながら事実上1命令/サイクルとなるパイプラインを2GHzでまわしている。一方Bobcatの場合は、2命令/サイクルのアウトオブオーダーで恐らく2命令/サイクルとなるパイプライン構成となっており、動作周波数は1GHz程度になると思われる。

	Bobcatの内部構造図(筆者による推定)

　実のところ、BobcatについてはFinancial Analyst Dayでも、ほとんど解説がなかった(解説がBulldozerに集中していたため)が、構造からすると恐らく上図のような構造であろう。1次キャッシュ→プリフェッチ→フェッチは8Byte/サイクル程度で、デコードは2命令/サイクルで動作し、これを(MacroOpは使わずに)直接Opに変換する形になると思われる。

　ALUは完全に独立で動くが、ロード/ストアユニットは(実行ユニットは分かれているものの)ひょっとすると同時には動かない(1次データキャッシュは同時1アクセスしかできない保守的なものになる)と思われる。FPUに関しては、64bitのADDとMULが分離されたものになり、SSE実行時には2つのパイプがそれぞれ動いて合計128bit演算を行なうものになるのではないかと想像する。恐らく、性能的には同一周波数の「K6-2」あたりよりやや落ちると想像される。分岐予測などのメカニズムはあまり搭載しないと思われるので、これによる性能低下が見込まれるためだ。

　余談になるが、K6-2は0.25μmプロセスで135mm²程度のダイサイズだった。これを、単純に「プロセスが1世代進むとダイサイズが半分になる」と仮定すると、45nmでは8.4mm²程度になる計算だ。実際はここまできっちり半分にはならないから、もう少し大きく10mm²程度になるだろうか。だからといって、K6-2コアを引っ張り出してそのまま使うわけにはいかないのだろうが、Bobcatの目標と思われる8.3mm²に近いのは、なかなか興味深いところだ。