ロードマップでわかる！当世プロセッサー事情 ― 第10回

C3からC7、Nanoへと至るVIAのCPUロードマップ

2009年07月20日 13時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）

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アーキテクチャーを進化させた
「VIA Nano」が今後の主流に

	COMPUTEX TAIPEI 2009のVIAブースに展示されていた「VIA Nano」の実物

　これに続いて2008年5月に発表されたのが、「CNA」(Isaiah)こと「VIA Nano」（関連記事）である。当初は「CN」というコード名だったが、その後ラインナップを拡充することが決まり、「CNB」「CNC」というコード名があることもとりあえず知られている。

　VIA Nanoではついに、今どきのCPUでは標準的な機能であるスーパースケーラーとアウトオブオーダを搭載することになったが、この理由は先ほどのダイサイズ問題と同じである。つまり低消費電力化・高速化を狙うためにプロセスを微細化すると、使えるトランジスター数が飛躍的に増えてしまう。ダイサイズをある程度の枠に収めるためにはそれなりのトランジスター数を使う必要があり、そこから逆に「スーパースケーラ＆アウトオブオーダでも搭載しないと、トランジスターを使い切れない」という発想が出てきたことになる。

　もうひとつ背景にあるのは、組み込み向け用途でも性能向上のニーズが出てきており、かつインテルCPUの様な高速ロジック向けプロセスではなく、一般的なプロセスを使うCentaurでは、性能を上げるために動作周波数をぐんぐん引き上げるといった技も使えなかったことが関係している（このあたりは製造をファウンダリーに依存するファブレス企業の弱みとも言える）。

	2008年11月に登場した、Nano搭載マザーボード「VIA VB8001」

　インオーダのC5系列CPUの場合、どんなに頑張っても1命令/サイクルでしかなく、性能を上げるには動作周波数をあげるしかなかった。より性能を上げようとするなら、2命令/サイクルの構造が必要になるというわけだ。消費電力だけで見ればC7よりも若干上がっているが、性能の上がり方がそれ以上に大きいので、性能あたりでの消費電力という観点では向上しているのも、組み込み向けやネットブックには最適と言えよう。

	こちらはCOMPUTEX TAIPEI 2009に出展されていた、C7搭載Windows Home Serverマシン。Nanoに向いたソリューションかもしれない

お詫びと訂正：掲載当初、搭載CPUをNanoと記載していましたが、正しくはC7でした。ここに訂正するとともに、お詫びいたします。(2009年7月29日)

　さて今後の話であるが、Nanoが登場して間もない当面は、数年に1回のモデルチェンジといったところで、当面大きな変化はないだろう。一応2008年のロードマップでは、CNAにSSE4のサポートを付け加えたCNBというコアが2008年中にリリース予定だったらしいが、SSE4そのものが全然普及しない現状にあって、こちらは見送りになった模様だ。

　ただし、このCNBをデュアルコア化したCNCというCPUは、ひょっとすると2010年あたりに出てくる可能性がある。というのは、次のプロセスが45nmになると、またもや使うべきトランジスターの数が倍増する。だからCNAをデュアルコア化するのは、きわめてリーズナブルなトランジスターの使い方になるからだ。

　組み込み市場でも、次第にマルチコアCPUの使用例が出てきつつあり、以前ほどマルチコアへの抵抗はなくなっている。またネットブッククラスでも、より処理性能の高いプロセッサーが求められつつあり、こうした市場でもデュアルコアのCPUは好まれると思われる。

今回のまとめ

・2000年代前半のVIAは、開発プランは意欲的だったがロードマップは変更が多く、迷走もしていた。

・C5系列は段階的に改良を加えられてきたが、2008年登場の「CNA」でアーキテクチャーを一新した。

・C5A/C5B(Samuel)＝180～150nm世代のSocket 370互換CPU「VIA C3」、C5C/C5N(Erza)＝C5Bの微細化版、130nm世代のVIA C3、C5XL/C5P(Nehemiah)＝パイプライン改良・SSE対応の改良型VIA C3

C5J(Esther)＝独自バス採用、パイプライン変更、SSE2/3に対応した90nm世代CPU「VIA C7」、CNA(Isaiah)＝アーキテクチャーを一新して性能向上した65nm世代の最新CPU「VIA Nano」

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