ロードマップでわかる！当世プロセッサー事情 ― 第4回

Nehalem世代で迷走から脱出するXeonのロードマップ

2009年06月08日 16時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）

Xeon 7000シリーズ

　さて、最後がMP向けのXeon 7000シリーズである。Xeonファミリーの中でラインナップが一番迷走しているのが、このMP向けである。


Xeon MPのロードマップ

　最初に述べたように、MCMのプロセッサーを使うと従来のバスではMP構成が取れなくなる。そのため、Pentium 4（のデュアルコア版Pentium D）をベースにシングルダイ化を計ったのが、「Xeon 70xx」(Paxville-MP)で、これに最大16MBもの3次キャッシュを搭載したのが「Xeon 71xx」(Tulsa)シリーズである。

　このTulsaがリリースされたのは2006年8月。つまりCore 2アーキテクチャーベースのXeon 51xxがリリースされた「後」になる。リリースされたばかりのTulsaを無視してCore 2アーキテクチャーを持ってくるわけにもいかなかったので、結局Core 2アーキテクチャーのXeon MP製品は、まるまる1年遅れる事になった。それが図にある「Xeon 7200」(Tigerton-DC)と「Xeon 7300」(Tigerton-QC)である。


「Whitefieldが2007年予定」になっていた頃のロードマップ説明図（2005年3月のもの）

　実はこのTigertonは、言ってみればピンチヒッター。本当はTulsaの後継として、「Whitefield」と呼ばれるCPUが開発されていた。このWhitefieldはCore 2アーキテクチャーをベースにしていた“らしい”が、FSBに代えてQPIをいち早く採用するなど意欲的な構造だったが（WhitefieldのQPI Linkと現在のQPIが同一かどうかは不明）、最終的に開発中止となってしまった。その結果、Tulsaの後継CPUがなくなってしまったので、急遽Woodcrest／Clovertownをそのまま持ってきたのがTigerton、ということになる。

　しかし、これに続く「Dunnington」シリーズは、本格的なものになっている。ベースになるのは45nm世代のCore 2「Wolfdale-DP」の2次キャッシュ3MB版。これを2つ（4コア）ないし3つ（6コア）と、最大16MBの3次キャッシュを1チップ構成としたのがDunningtonとなる。6コアの「Dunnington-Hex」の場合、ダイサイズは503mm²、総トランジスタ数19億個というなかなかのモンスターチップである。リリースされたのは、Xeon 72xx／73xxの1年後となる2008年9月のことである。

　これらに続く製品として、すでにインテルは「Nehalem-EX」の存在を明らかにしている。ベースとなるのはNehalem／Nehalem-EPだが、コア数は最大8で、最大24MBの3次キャッシュを搭載し、QPI Linkを4チャンネル備えるという巨大なものになる。標準で8プロセッサーまでの構成に対応しており、飛躍的に大規模なシステムを構築できることになる（9プロセッサー以上のシステムは、OEMベンダーがそういうチップセットを作れば可能、という話）。

　このNehalem-EXの登場時期は2009年後半とされており、9月あたりが怪しいと思われる。おそらくは、9月22日から米国サンフランシスコで開催予定の開発者向け国際会議「IDF 2009」の時期に、搭載製品と一緒に発表、というあたりだろう。型番も不明だが、Nehalemアーキテクチャーがいずれも“x5xx”とつけていることから、「Xeon 75xx」となるのではないかと思われる。ちなみに、Nehalem-EXの現時点での資料には「最大8コア」とあるので、6コアの製品もあるかもしれない。

　MP向けプロセッサーも、2010年後半には32nmプロセスのWestmereベースになることが発表されている。おそらくは同じインターフェース構成で、コア数は最大12個程度まで搭載可能になると思われる。登場時期はやはり、2010年の9月とかそのあたりではないかと筆者は推測している。