日本アルテラ、65nmプロセスのFPGA『Stratix III』の技術説明会を開催

2006年06月05日 18時37分更新

文● 編集部飯塚岳史

日本アルテラ（株）は5日、東京･新宿のセンチュリーハイアット東京にプレス関係者を集め、同社のFPGA(※1)製品の販売戦略および65nmプロセスを使用した次世代FPGA『Stratix III』に関する技術説明会を開催した。

※1 FPGA(Field Programmable Gate Array) ：ASIC(特定用途向けIC)の一種で、ユーザーが設計した回路を電気的に書き込んで(プログラミング)、任意の機能を持ったICを作成できるデバイス。一度書き込んだ後で再プログラミングも可能。PLD(Programmable Logic Device)とも呼ばれる。

発表会には日本アルテラ（株）代表取締役社長の日隈寛和（ひぐまひろかず）氏、米アルテラ社プロダクト･プランニング、バイスプレジデントのロバート･ブレイク（Robert Blake）氏が出席し、今後の展開のほか新製品についての説明を行なった。


日本アルテラ（株）代表取締役社長の日隈寛和氏		米アルテラ社プロダクト･プランニング、バイスプレジデントのロバート･ブレイク氏

ブレイク氏は、自社のFPGA事業について「生産性の向上とリスク低減が一番重要で、顧客主導の、ニーズに応える仕様、技術革新が必要」と述べた。その上で市場への浸透と、追加機能にかかるコスト、リスクを考え、80～90％の市場に対して最適化された製品をリリースし、高コストで高リスクな製品は省いていく、と説明した。実際に3月にプロトタイプ出荷が行なわれた90nmプロセスのFPGA『Stratix II GX』では、プロトコルのスイートスポットをカバーする622Mbpsから6.375Gbpsに対応する製品を投入予定で、10Gbpsなどのハイエンド市場には製品を投入しない。


今期投入予定の『Stratix II GX』で顧客の求めるスイートスポットをカバーできる

また、製品をいかに安定して供給できるか、という問題について、

テストチップの製造: 製造パートナーと製品の検証をしっかりと行ない、確実な新製品の出荷を実現する
特許を取得している冗長技術: 独自の技術を用いて、初期段階から7～8倍の歩留まり改善を実現
欠陥密度の削減を促進: プロセスごとに右肩下がりで欠陥密度の削減を行なう（90nmプロセス製品では、四半期で25％削減）

という3つのポイントで安定供給を実現していると説明した。


同社が特許を取得している冗長技術。高集積FPGA内のカラムに不純物が発見されると、自動で動作を停止させて、冗長のカラムを動作させる仕組みだ

さらに次世代の65nmプロセスのFPGA『Stratix III』について、少なくとも20％は性能がアップする、と説明。また、性能アップを図りながら30％の消費電力の改善を実現でき、90nmプロセスと同性能で使うのであれば、50％の消費電力の改善が期待できる。性能･機能の向上と、消費電力を抑えることは顧客の求める最大要件だが、この製品でそれを実現できる、と述べた。

この低消費電力を実現するためには、シリコン･プロセスの最適化のほかに、“プログラマブル消費電力”という技術を使用する。“プログラマブル消費電力”は、ロジック･アレイ内のタイミング条件の厳しいパスに高性能ロジックを配置し、それ以外の部分には、同等性能の低消費電力ロジックや、性能を落として消費電力を極力下げるパワーダウンロジックを配置する。必要な性能に合わせて通るロジックを変えることで消費電力を抑えているという。


性能をアップさせながら、消費電力は30％ダウンさせる		“プログラマブル消費電力”の概念図。高性能モードでは、黄色いロジックを通るようになる