インテル、“THz(テラヘルツ)”級トランジスター向けの技術を開発

インテル(株)は27日、都内で記者説明会を開催し、トランジスターの小型化・高集積化で問題となる消費電力や発熱を抑えることが可能な、新構造トランジスター製造技術を開発したと発表した。

この説明会は米インテル社が米国時間の26日に行なった発表を受けたもので、インテル取締役で開発・製造技術本部長の城浩二氏が新技術を解説をすると共に、同社の半導体戦略やチップのパッケージング技術についても述べた。

インテル取締役で開発・製造技術本部長の城浩二氏

ゲート長15nmの世界最小トランジスター

インテルは2000年12月にゲート長が30nm(※1)のトランジスター、2001年6月にゲート長20nmのトランジスターの技術開発を発表、2007年には10億個のトランジスターを集積し、1V以下の電圧で動作する、動作周波数20GHzのプロセッサーを開発するとアナウンスしていた。6月の記者説明会では、米インテル社のインテル・フェロー兼技術・製造本部ロジック技術開発トランジスタ研究担当ディレクタのロバート・チャウ(Robert Chau)氏が「“18ヵ月ごとにトランジスターの集積度は2倍になる”という“ムーアの法則”は少なくとも2010年まで基本的な障害が無く続くことが示された」と発言していたが、さらに27日に城取締役は、ゲート長が15nmのトランジスターを開発したと発表し、インテルは世界最小のトランジスターの記録を更新した。

※1 nm(ナノメートル):1ナノメートルは10億分の1m。

インテルのこれまでのプロセッサーのトランジスター集積度は見事に“ムーアの法則”に合致する

半導体チップでよく聞かれる“プロセスルール”はシリコンウエハー上の最も細い配線の幅を表わすもので、かつてはトランジスターのゲート長とプロセスルールは一致していたが、'96年頃からゲート長はプロセスルールよりも小さくなっている。インテルは現在のPentium 4を0.13μmプロセスルールで製造しているが、ゲート長は70nmとなっている。城取締役が示したインテルのロードマップによると、ゲート長30nmのトランジスターは2005年頃に0.065μm(65nm)プロセスルールで、ゲート長20nmのトランジスターは2007年頃45nmプロセスルールで、ゲート長15nmのトランジスターは2009年頃30nmプロセスルールで製造する予定という。

インテルにおけるプロセスルールとトランジスターのゲート長の推移

トランジスターのゲート長はますます小さくなっている。右端が今回発表した世界最小のトランジスター

高集積化に伴う消費電力・発熱問題に光

トランジスターの微細化については順調に進んでいるが、トランジスターを集積したプロセッサーとした場合に問題となるのが、消費電力と発熱の2つの問題だ。まず消費電力だが、微細化・集積化が進むにつれてトランジスター消費電力は指数関数的に増大するとされる。城取締役は問題点3つを挙げ、それらの対策として新しく開発した“テラヘルツ・トランジスタ・アーキテクチャ”を紹介した。

問題1:トランジスターのゲート絶縁膜のリーク電流

1つめの問題点は、トランジスターのゲート絶縁膜のリーク電流だ。トランジスターはソース、ドレイン、ゲートの3つの端子を持ち、ソース(Source)とドレイン(Drain)間の電流を、ゲート(Gate)によってスイッチをオン/オフ(1/0)するように制御している。ゲート絶縁膜は、ソースとドレイン間がオンの時に電流が流れる部分をゲートから絶縁するためのもので、薄いほどトランジスターの動作速度(スイッチング速度)が向上する。このために、ゲート長20nmのトランジスターではゲート絶縁膜の厚みは原子3個分まで薄くなっている。

問題1の対策:高誘電率ゲート絶縁膜

ところが、薄くすることにより絶縁性が弱まってゲートにも電流が流れてしまうという問題があった。今回インテルは、この絶縁膜をSiO₂(二酸化ケイ素)から高誘電率(High-k)の材料に変えることで、ゲート絶縁膜のリーク電流を1万分の1以下に抑えたとしている。この高誘電率の絶縁膜材料は今回はZrO₂(二酸化ジルコニウム)を使って達成したが、材質としてはほかにもAl₂O₃(三酸化アルミニウム)など候補があり、実際の製造でZrO₂を使うと決めたわけではないとしている。

問題2:ソースからドレインへのリーク電流

2つめの問題点は、ソースとドレイン間がオフの状態でも電流が流れてしま、ソースからドレインへのリーク電流だ。このソースからドレインへのリーク電流は、本来電流が流れないはずの状態でも電力を消費するということを示している。また、リークしやすいトランジスターでは、オンにするための動作電圧を高くする必要があり、さらに電力を消費してしまうという。

問題2の対策:新しい絶縁層

このためインテルは、従来シリコンウエハー上に直接形成していたソースとドレインを、シリコンウエハー上に1枚の酸化膜を作り、その上にソースとドレインを形成する構造に変えた。こうすることで、酸化膜が絶縁体となってソースからドレインへのリーク電流経路を遮断するとともに、低電圧で動作可能にしたという。ソースからドレインへのリーク電流は、最大100分の1になるとしている。

問題3:ソースとドレイン自体の抵抗値の増大

3つめはトランジスターの微細化に伴なって、ソースとドレインが薄くなることによるソースとドレイン自体の抵抗値の増大だ。抵抗値が上がることで、より多くの電力を消費し、発熱も大きくなることになる。この対策としてインテルは、ソースとドレイン部分を厚くする構造とし、抵抗値を従来比で30％低減した。

問題3の対策:ソースとドレインの厚みを増す

テラヘルツ・トランジスター・アーキテクチャーの構造とメリット

これらのテラヘルツ・トランジスター・アーキテクチャー(※2)は、先に挙げた問題点の対策になっただけでなく、ソースやドレイン端子部分とシリコンウエハーの間がキャパシター(コンデンサー)のような働きとなってしまう“ジャンクション・キャパシタンス”の低減、トランジスターのオン/オフを繰り返した場合にソースとドレイン間にチャージ(電荷)が発生してしまう“フローティング・ボディ・エフェクト”、太陽から降り注ぐα線がトランジスターを通過した場合に起こる可能性のあるトランジスターの誤動作“ソフト・エラー”といった問題を軽減するメリットもあるという。

※2 インテルではこのテラヘルツ・トランジスター・アーキテクチャーで開発した新トランジスター構造を“完全空乏型基板トランジスター”と呼んでいる。リリースによると、米IBM社が開発し、すでに同社のプロセッサーで採用しているSOI(シリコン・オン・インシュレーター)とは異なるものという。従来のSOIも低消費電力化、高速動作を狙った技術だが、インテルでは従来のSOI手法と比べリーク電流を100分の1に抑えたとしている。

テラヘルツ・トランジスターによって、将来に渡って低電圧化が進められるという

城取締役は、トランジスターの微細化とテラヘルツ・トランジスター・アーキテクチャーの技術によって、今後5～10年間のマイクロプロセッサーの基礎を確立し、ムーアの法則が今後も有効であることを示したと述べて、新技術の説明を締めくくった。

なお、今回開発した技術は米国時間12月3日に米ワシントンD.C.で開かれる“International Electron Devices Meeting(IEDM)”で技術成果の詳細を発表する予定という。